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Universität Bremen Universität Bremen Fachbereich 3 Informatik
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» Testsynthese von Schaltungen geringer Laufzeit
»  Prof. Dr. Rolf Drechsler





Schon seit vielen Jahren ist es gängige Praxis bei dem Entwurf und der automatischen Synthese von Schaltungen Testbarkeitsaspekte schon von Beginn an mit zu berücksichtigen. Diese Betrachtungsweise hat sich der „klassischen Methode“, d.h. die Sicherstellung einer ausreichenden Testbarkeit in Form eines nachgeschalteten Prozesses, gegenüber als überlegen erwiesen. Die meisten heute im Einsatz befindlichen Entwurfswerkzeuge verwenden mehrstufige Optimierungen, die im Kern wiederum auf zweistufige Minimierung zurück greifen. Die Testbarkeitseigenschaften der entstehenden Schaltungen wurden intensiv untersucht und sind inzwischen gut verstanden. Jüngste Studien haben aber gezeigt, dass es sehr vielversprechende Ansätze zur Logiksynthese gibt, die zwar Tiefenrestriktionen verwenden, jedoch mehr als zwei Stufen zulassen. Diese werden im Folgenden als k-stufige Synthese bezeichnet.

Im Rahmen des Projektes sollen Syntheseverfahren analysiert, implementiert und praktisch erprobt werden, die k-stufige Schaltungen erzeugen. Die Schaltungen sind im Vergleich zur zweistufigen Darstellung häufig wesentlich kompakter, was zu einer kleineren Chip-Fläche korrespondiert. Außerdem haben sie für die Wahl einer kleinen Konstante k eine geringe Tiefe, was zu einer reduzierten – anhand von Verzögerungsmodellen – gut vorhersagbaren Laufzeit führt. Die Testbarkeit der Schaltungen soll unter verschiedenen Fehlermodellen analysiert werden, die sowohl eine statische als auch eine dynamische Analyse zulassen.








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