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Universität Bremen Universität Bremen Fachbereich 3 Informatik
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Digital Systems Modeling using Verilog and SystemVerilog: Design, Test and Synthesis  03-BE-701.07

Veranstalter: Prof. Dr. Rolf Drechsler, Dr. Mehran Goli

(in englischer Sprache) Themen:

  • Digital systems design using Verilog
  • HDL simulation
  • Building robust testbenches using SystemVerilog
  • Good practices in Digital systems verification using SVA
  • Basic static timing analysis and HW optimization
  • Importance of synthesis concept


 Ort & Zeit:
Mo 10-12 Uhr


[Folien (außer Übungsblätter) nur aus dem Campusnetz erreichbar]






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