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Universität Bremen Universität Bremen Fachbereich 3 Informatik
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Modellierung digitaler Systeme auf Register-Transfer-Ebene (RTL) mit Verilog HDL 03-IMFW-RTL

Veranstalter: Prof. Dr. Rolf Drechsler, Dr. Mehran Goli

Die Register-Transfer-Ebene (englisch Register Transfer Level, RTL) ist eine Abstraktionsebene in der Hardware-Modellierung von integrierten Schaltkreisen. Beim Entwurf auf dieser Ebene wird das System durch den Signalfluss zwischen den Registern spezifiziert.

Hardwarebeschreibungssprachen (HDL) wie Verilog verwendet auf RTL, um High-Level-Darstellungen von Schaltkreisen zu erstellen. Verilog wurde entwickelt, um den Prozess zu vereinfachen und die HDL robuster und flexibler zu gestalten. Heute ist Verilog das populärste HDL, das in der Semiconductor Industrie verwendet und praktiziert wird.

Themen:

  • Modellierung digitaler Systeme mit Verilog
  • HDL Simulation
  • Erstellen robuster Testbenches mit Verilog
  • Grundlegende statische Timing-Analyse und HW-Optimierung
  • Bedeutung des Synthese Konzepts


 Ort & Zeit:
Mo 10-12 Uhr


[Folien (außer Übungsblätter) nur aus dem Campusnetz erreichbar]






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