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Universität Bremen Universität Bremen Fachbereich 3 Informatik
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» Latency Analysis for Sequential Circuits




Autor:

Alexander Finder, André Sülflow, Görschwin Fey
Workshop:
23. GI/GMM/ITG Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen - TuZ 2011
Referenz:

Passau, 2011
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» Evaluating Debugging Algorithms from a Qualitative Perspective




Autor:

Alexander Finder, Görschwin Fey
Workshop:
International Workshop on Boolean Problems
Referenz:

Freiberg, 2010
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» Funktionale Abdeckungsanalyse von C-Programmen




Autor:

Aljoscha Windhorst, Hoang M. Le, Daniel Große, Rolf Drechsler
Workshop:
17. ITG/GMM/GI-Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV'14)
Referenz:

pp. 201-204, Böblingen, Germany, 2014
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» Towards Generating Test Suites with High Functional Coverage for Error Effect Simulation




Autor:

Aljoscha Windhorst, Hoang M. Le, Daniel Große, Rolf Drechsler
Workshop:
1st International ESWEEK Workshop on Resiliency in Embedded Electronic Systems
Referenz:

Amsterdam, The Netherlands, 2015
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» Increasing the Accuracy of SAT-based Debugging




Autor:

Andre Sülflow, Görschwin Fey, Cécile Braunstein, Ulrich Kühne, Rolf Drechsler
Workshop:
12. ITG/GMM/GI-Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen"
Referenz:

pp. 47-56, Berlin, 2009
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» Debugging Design Errors by Using Unsatisfiable Cores




Autor:

Andre Sülflow, Görschwin Fey, Roderick Bloem, Rolf Drechsler
Workshop:
11. ITG/GMM/GI-Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen"
Referenz:

pp. 159-168, Freiburg, 2008
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» Experimental Studies on SMT-based Debugging




Autor:

Andre Sülflow, Görschwin Fey, Rolf Drechsler
Workshop:
IEEE 9th Workshop on RTL and High Level Testing (WRTLT'08)
Referenz:

pp. 93-98, Japan, 2008
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» Using QBF to Increase the Accuracy of SAT-Based Debugging




Autor:

Andre Sülflow, Görschwin Fey, Rolf Drechsler
Workshop:
International Workshop on Constraints in Formal Verification (CFV)
Referenz:

Grenoble, France, 2009
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» Verbesserte SAT basierte Fehlerdiagnose durch Widerspruchanalyse




Autor:

Andre Sülflow, Görschwin Fey, Rolf Drechsler
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

pp. 101-110, Erlangen, 2007
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» Computing Bounds for Fault Tolerance using Formal Techniques




Autor:

Andre Sülflow, Görschwin Fey, Stefan Frehse, Ulrich Kühne, Rolf Drechsler
Workshop:
IEEE Workshop on Design for Reliability and Variability (DRV)
Referenz:

Santa Clara, USA, 2008
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» FormED: A Formal Environment for Debugging




Autor:

Andre Sülflow, Robert Wille, Christian Genz, Görschwin Fey, Rolf Drechsler
Workshop:
University Booth at Design, Automation and Test in Europe (DATE09)
Referenz:

Nizza, 2009
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» Model-Based Diagnosis for Programmable Logic Controllers




Autor:

Andre Sülflow, Rolf Drechsler
Workshop:
Gemeinsamer Workshop der Informatik-Graduiertenkollegs und Forschungskollegs
Referenz:

Dagstuhl, 2009



» Evaluation of SAT like Proof Techniques for Formal Verification of Word Level Circuits




Autor:

Andre Sülflow, Ulrich Kühne, Robert Wille, Daniel Große, Rolf Drechsler
Workshop:
IEEE 8th Workshop on RTL and High Level Testing (WRTLT'07)
Referenz:

pp. 31-36, Beijing, P.R.China, 2007
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» Synthesis of Optical Circuits with Contradictory Optimization Objectives




Autor:

Arighna Deb, Robert Wille, Oliver Keszöcze, Stefan Hillmich, Rolf Drechsler
Workshop:
The 2nd International Workshop on Optical/Photonic Interconnects for Computing Systems (OPTICS Workshop)
Referenz:

Dresden, Germany, 2016
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» Symbolic Error Metric Determination for Approximate Computing




Autor:

Arun Chandrasekharan, Daniel Große, Mathias Soeken, Rolf Drechsler
Workshop:
19. ITG/GMM/GI-Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV'16)
Referenz:

Freiburg, Germany, 2016
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» Simulation Graphs for Reverse Engineering




Autor:

Baruch Sterin, Mathias Soeken, Rolf Drechsler, Robert K. Brayton
Workshop:
International Workshop on Logic Synthesis (IWLS)
Referenz:

Mountain View, CA, USA, 2015
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» Technische Dokumentation im V-Modell XT




Autor:

Beate Kapturek, Rolf Drechsler
Workshop:
17. Workshop der Fachgruppe WI-VM der Gesellschaft für Informatik e.V.
Referenz:

Stuttgart, 2010
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» Documentation Driven Software Development for Embedded Systems




Autor:

Beate Muranko, Rolf Drechsler
Workshop:
14. Workshop der Fachgruppe WI-VM der Gesellschaft für Informatik e.V. Vorgehensmodelle und Projektmanagement - Assessment, Zertifizierung, Akkreditierung -
Referenz:

München, 2007
PDF:

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» Technische Dokumentation von Soft- und Hardware-Systemen: Die vergessene Welt




Autor:

Beate Muranko, Rolf Drechsler
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

Dresden, 2006
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» Visualized SystemC Debugging




Autor:

Christian Genz, Frank Rogin, Rolf Drechsler, Steffen Rülke
Workshop:
University Booth at Design, Automation and Test in Europe (DATE07)
Referenz:

Nizza, 2007
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» Formale Modellextraktion von SystemC Entwürfen




Autor:

Christian Genz, Rolf Drechsler, Gerhard Angst, Lothar Linhard
Workshop:
edaWorkshop
Referenz:

pp. 7-12, Hannover 2008
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» Ad-Hoc Translations to Close Verilog Semantics Gap




Autor:

Christian Haufe, Frank Rogin
Workshop:
11th IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems
Referenz:

Bratislava, 2008
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» Synthesising Reversible Circuits from Irreversible Specifications using Reed-Muller Spectral Techniques




Autor:

D. Michael Miller, Gerhard W. Dueck, Robert Wille
Workshop:
Reed-Muller Workshop
Referenz:

Naha, Okinawa, 2009
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» Reducing Reversible Circuit Cost by Adding Lines




Autor:

D. Michael Miller, Robert Wille, Rolf Drechsler
Workshop:
International Workshop on Logic Synthesis (IWLS)
Referenz:

Berkeley, 2009
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» Induction-based Formal Verification of SystemC TLM Designs




Autor:

Daniel Große, Hoang M. Le, Rolf Drechsler
Workshop:
10th International Workshop on Microprocessor Test and Verification (MTV)
Referenz:

pp. 101-106, Austin, Texas, 2009
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» Using Lightweight Containers in Hardware/Software Co-Design for Security




Autor:

Daniel Große, Kenneth Schmitz, Rolf Drechsler
Workshop:
Workshop on Computer-Aided Design and Implementation for Cryptography and Security (CADICS)
Referenz:

Austin, USA, 2016
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» Simulation-based Equivalence Checking between SystemC Models at Different Levels of Abstraction




Autor:

Daniel Große, Markus Groß, Ulrich Kühne, Rolf Drechsler
Workshop:
14. ITG/GMM/GI-Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen"
Referenz:

pp. 269-278, Oldenburg, 2011
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» Contradiction Analysis for Constraint-based Random Simulation




Autor:

Daniel Große, Robert Wille, Robert Siegmund, Rolf Drechsler
Workshop:
Dresdner Arbeitstagung Schaltungs- und Systementwurf (DASS)
Referenz:

pp. 25-30, Dresden, 2008
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» Using Contradiction Analysis for Antecedent Debugging in Bounded Model Checking




Autor:

Daniel Große, Robert Wille, Ulrich Kühne, Rolf Drechsler
Workshop:
11. ITG/GMM/GI-Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen"
Referenz:

pp. 169-178, Freiburg, 2008
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» Acceleration of SAT-based Iterative Property Checking




Autor:

Daniel Große, Rolf Drechsler
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

München, 2005
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» BDD-Based Verification of Scalable Designs




Autor:

Daniel Große, Rolf Drechsler
Workshop:
IEEE International High Level Design Validation and Test Workshop (HLDVT'2003)
Referenz:

pp. 123-128, San Francisco, 2003
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» Formale Verifikation von LTL-Formeln für SystemC-Beschreibungen




Autor:

Daniel Große, Rolf Drechsler
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

pp. 229-238, Bremen, 2003
PDF:

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» Modellierung eines Mikroprozessors in SystemC




Autor:

Daniel Große, Ulrich Kühne, Christian Genz, Frank Schmiedle, Bernd Becker, Rolf Drechsler, Paul Molitor
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

München, 2005
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» Formale Verifikation des Befehlssatzes eines in SystemC modellierten Mikroprozessors




Autor:

Daniel Große, Ulrich Kühne, Rolf Drechsler
Workshop:
Entwurfsmethoden für Nanometer VLSI Design
Referenz:

pp. 308-312, Bonn, 2005
PDF:

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» HW/SW Co-Verification of a RISC CPU using Bounded Model Checking




Autor:

Daniel Große, Ulrich Kühne, Rolf Drechsler
Workshop:
6th International Workshop on Microprocessor Test and Verification (MTV'05)
Referenz:

pp. 133-137, Austin, 2005
PDF:

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» Exact Toffoli Network Synthesis of Reversible Logic using Boolean Satisfiability




Autor:

Daniel Große, Xiaobo Chen, Rolf Drechsler
Workshop:
Fifth IEEE Dallas Circuits and Systems Workshop
Referenz:

pp. 51-54, Dallas, 2006
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» Instance Generation for SAT-based ATPG




Autor:

Daniel Tille, Görschwin Fey, Rolf Drechsler
Workshop:
10th IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems
Referenz:

Krakau, 2007
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» Improved Circuit-to-CNF Transformation for SAT-based ATPG




Autor:

Daniel Tille, René Krenz-Bååth, Jürgen Schlöffel, Rolf Drechsler
Workshop:
20. Workshop "Testmethoden und Zuverlässigkeit von Schaltungen und Systemen"
Referenz:

Wien, 2008
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» Parallelisierung von SAT-basierter Testmustergenerierung




Autor:

Daniel Tille, Robert Wille, Rolf Drechsler
Workshop:
21. Workshop der GI/ITG-Fachgruppe Parallel-Algorithmen, -Rechnerstrukturen und -Systemsoftware (PARS 2007)
Referenz:

pp. 213-217, Hamburg, 2007
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» A Fast Untestability Proof for SAT-based ATPG




Autor:

Daniel Tille, Rolf Drechsler
Workshop:
21. Workshop für Testmethoden und Zuverlässigkeit von Schaltungen und Systemen - TuZ 2009
Referenz:

Bremen, 2009
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» Incremental SAT Instance Generation for SAT-based ATPG




Autor:

Daniel Tille, Rolf Drechsler
Workshop:
11th IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems
Referenz:

pp. 68-73, Bratislava, 2008
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» Studies on Integrating SAT-based ATPG in an Industrial Environment




Autor:

Daniel Tille, Stephan Eggersglüß, Görschwin Fey, Rolf Drechsler, Andreas Glowatz, Friedrich Hapke, Jürgen Schlöffel
Workshop:
19. Workshop "Testmethoden und Zuverlässigkeit von Schaltungen und Systemen"
Referenz:

Erlangen, 2007
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» Efficient Evolutionary Approaches for the Data Ordering Problem with Inversion




Autor:

Doina Logofatu, Rolf Drechsler
Workshop:
3rd European Workshop on Hardware Optimisation Techniques (EvoHOT)
Referenz:

LNCS 3907, pp. 320-331, Budapest, 2006
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» Quo Vadis, Reversible Circuit Design? Towards Scaling Design and Synthesis of Reversible Circuits




Autor:

Eleonora Schönborn, Robert Wille, Rolf Drechsler
Workshop:
Reed-Muller Workshop
Referenz:

Waterloo, Canada, 2015
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» CRAVE: An Advanced Constrained Random Verification Environment for SystemC




Autor:

Finn Haedicke, Hoang M. Le, Daniel Große, Rolf Drechsler
Workshop:
15. Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV)
Referenz:

pp. 37-48, Kaiserslautern, 2012
Software and benchmarks available at www.systemc-verification.org
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» metaSMT: Focus on Your Application not on Solver Integration




Autor:

Finn Haedicke, Stefan Frehse, Görschwin Fey, Daniel Große, Rolf Drechsler
Workshop:
DIFTS'11: 1st International workshop on design and implementation of formal tools and systems
Referenz:

pp. 22-29, Austin, USA, 2011
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» Towards a Base Model for UML and OCL Verification




Autor:

Frank Hilken, Philipp Niemann, Robert Wille, Martin Gogolla
Workshop:
Model-Driven Engineering, Verification, and Validation (MoDeVVa)
Referenz:

Valencia, Spain, 2014
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» Debug Patterns for Efficient High-level SystemC Debugging




Autor:

Frank Rogin, Erhard Fehlauer, Christian Haufe, Sebastian Ohnewald
Workshop:
10th IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems
Referenz:

Krakau, 2007
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» Effiziente automatische Generierung von Assertions für industrielle Hardware-Designs




Autor:

Frank Rogin, Thomas Klotz, Görschwin Fey, Rolf Drechsler, Steffen Rülke
Workshop:
Dresdner Arbeitstagung Schaltungs- und Systementwurf (DASS)
Referenz:

Dresden, 2008
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» Parity-based Soft Error Detection with Software-based Retry vs. Triplication-based Soft Error Correction - An Analytical Comparison on a Flash-based FPGA Architecture




Autor:

Gökçe Aydos, Görschwin Fey
Workshop:
Workshop Fehlertolerante und energieeffiziente eingebettete Systeme: Methoden und Anwendungen
Referenz:

Cottbus, Germany, 2015
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PDF:

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» Algorithms for ATPG under Leakage Constraints




Autor:

Görschwin Fey
Workshop:
21. Workshop für Testmethoden und Zuverlässigkeit von Schaltungen und Systemen - TuZ 2009
Referenz:

Bremen, 2009
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PDF:

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» Towards Unifying Localization and Explanation for Automated Debugging




Autor:

Görschwin Fey, André Sülflow, Rolf Drechsler
Workshop:
11th International Workshop on Microprocessor Test and Verification (MTV)
Referenz:

pp. 3-8, Austin, Texas, 2010
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PDF:

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» Formal Verification on the Word Level using SAT-like Proof Techniques




Autor:

Görschwin Fey, Daniel Große, Stephan Eggersglüß, Robert Wille, Rolf Drechsler
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

pp. 165-173, Erlangen, 2007
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» ParSyC: An Efficient SystemC Parser




Autor:

Görschwin Fey, Daniel Große, Tim Cassens, Christian Genz, Tim Warode, Rolf Drechsler
Workshop:
12th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI'2004)
Referenz:

pp. 148-154, Kanazawa, 2004
PDF:

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» Efficiency of Multi-Valued Encoding in SAT-based ATPG




Autor:

Görschwin Fey, Junhao Shi , Rolf Drechsler
Workshop:
18. Workshop „Testmethoden und Zuverlässigkeit von Schaltungen und Systemen“
Referenz:

Titisee, 2006



» BDD Circuit Optimization for Path Delay Fault-Testability




Autor:

Görschwin Fey, Junhao Shi, Rolf Drechsler
Workshop:
15th ITG/GMM/GI Workshop Test methods and Reliability of Circuits and Systems
Referenz:

Timmendorfer Strand, 2003
PS:

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» Minimizing the Number of Paths in BDDs




Autor:

Görschwin Fey, Rolf Derchsler
Workshop:
International Workshop on Boolean Problems
Referenz:

Freiberg, 2002, pages 149 - 156
PDF:

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PS:

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» A Hybrid Approach Combining Symbolic and Structural Techniques for Disjoint SOP Minimization




Autor:

Görschwin Fey, Rolf Drechsler
Workshop:
11th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI'2003)
Referenz:

pp. 54-60, Hiroshima, 2003
PS:

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» Efficient Hierarchical System Debugging for Property Checking




Autor:

Görschwin Fey, Rolf Drechsler
Workshop:
IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems (DDECS)
Referenz:

Sopron, 2005
PDF:

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» Formal Robustness Checking




Autor:

Görschwin Fey, Rolf Drechsler
Workshop:
Workshop on Constraints in Formal Verification, 2007
Referenz:

Bremen, 2007
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PDF:

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» SAT-Based Calculation of Source Code Coverage for BMC




Autor:

Görschwin Fey, Rolf Drechsler
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

Dresden, 2006
PDF:

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» Visualization of Diagnosis Results for Design Debugging




Autor:

Görschwin Fey, Rolf Drechsler
Workshop:
13th International Workshop on Post-Binary ULSI Systems
Referenz:

pp. 1-2, Toronto, 2004
PS:

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» An Approach to Formal Verification of Reconfigurable Systems




Autor:

Görschwin Fey, Rolf Drechsler, Muazzam Ali
Workshop:
1st IFIP WG 10.5 Workshop on "Frontiers in Automotive Electronics"
Referenz:

Darmstadt, 2003
PS:

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» Targeting Leakage Constraints during ATPG




Autor:

Görschwin Fey, Satoshi Komatsu, Yasuo Furukawa, Masahiro Fujita
Workshop:
IEEE International Workshop on Silicon Debug and Diagnosis
Referenz:

San Diego, 2008
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» A Lightweight Method for Transient Test Power Pattern Analysis for Pattern Selection




Autor:

Harshad Dhotre, Stephan Eggersglüß
Workshop:
29. GI/GMM/ITG Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ 2017)
Referenz:

Lübeck, Germany, 2017
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» Computing Exact Fault Candidates Incrementally




Autor:

Heinz Riener, Görschwin Fey
Workshop:
4th Workshop on Design Automation for Understanding Hardware Designs (DUHDe)
Referenz:

Lausanne, Switzerland, 2017
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» Counterexample-Guided Diagnosis




Autor:

Heinz Riener, Görschwin Fey
Workshop:
International Verification and Security Workshop (IVSW'16)
Referenz:

Sant Feliu de Guixols, Catalunya, Spain, 2016
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» FAuST: A Framework for Formal Verification, Automated Debugging, and Software Test Generation




Autor:

Heinz Riener, Görschwin Fey
Workshop:
19th International SPIN Workshop on Model Checking of Software (SPIN'12)
Referenz:

pp. 234-240, Oxford, United Kingdoms, 2012
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» Model-Based Diagnosis versus Error Explanation




Autor:

Heinz Riener, Görschwin Fey
Workshop:
International Workshop on System Level-Design of Automotive Electronics/Software (SLDAES'12) in conjunction with 49th Design Automation Conference (DAC'12)
Referenz:

San Francisco, USA, 2012
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» Yet a Better Error Explanation Algorithm




Autor:

Heinz Riener, Görschwin Fey
Workshop:
16. ITG/GMM/GI-Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV'13)
Referenz:

pp.193-194, Rostock, Germany, 2013
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» Execution Tracing of C Code for Formal Analysis




Autor:

Heinz Riener, Michael Kirkedal Thomsen, Görschwin Fey
Workshop:
18. ITG/GMM/GI-Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV'15)
Referenz:

Chemnitz, Germany, 2015
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» A Logic for Cardinality Constraints




Autor:

Heinz Riener, Oliver Keszöcze, Rolf Drechsler, Görschwin Fey
Workshop:
17. ITG/GMM/GI-Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV'14)
Referenz:

Böblingen, Germany, 2014
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» SMT-Based CPS Parameter Synthesis




Autor:

Heinz Riener, Robert Könighofer, Görschwin Fey, Roderick Bloem
Workshop:
Applied Verification for Continuous and Hybrid Systems (ARCH@CPSWeek'16)
Referenz:

pp. 126-133, Vienna, Austria, 2016
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» Test Case Generation from Mutants using Model Checking Techniques




Autor:

Heinz Riener, Roderick Bloem, Görschwin Fey
Workshop:
IEEE Fourth International Conference on Software Testing, Verification and Validation Workshops (ICSTW'11)
Referenz:

pp 388 - 397, Berlin, Germany, 2011
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» Counterexample-Guided EF Synthesis of Boolean Functions




Autor:

Heinz Riener, Rüdiger Ehlers, Görschwin Fey
Workshop:
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV)
Referenz:

Bremen, Germany, 2017
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» Path-Based Program Repair




Autor:

Heinz Riener, Rüdiger Ehlers, Görschwin Fey
Workshop:
12th International Workshop on Formal Engineering approaches to Software Components and Architectures, Satellite event of ETAPS (FESCA'15)
Referenz:

pp. 22-32, London, United Kingdoms, 2015
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» Automatic Fault Localization for SystemC TLM Designs




Autor:

Hoang M. Le, Daniel Große, Rolf Drechsler
Workshop:
11th International Workshop on Microprocessor Test and Verification (MTV)
Referenz:

pp. 35-40, Austin, Texas, 2010
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» SystemC-based ESL Verification Flow Integrating Property Checking and Automatic Debugging




Autor:

Hoang M. Le, Daniel Große, Rolf Drechsler
Workshop:
DATE Friday Workshop: OSCI and Accellera Core Technologies for the Next Generation of System-Level Design
Referenz:

Dresden, 2012
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» Towards Analyzing Functional Coverage in SystemC TLM Property Checking




Autor:

Hoang M. Le, Daniel Große, Rolf Drechsler
Workshop:
IEEE International Workshop on High-Level Design Validation and Test (HLDVT)
Referenz:

pp. 67-74, Anaheim, 2010
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» Towards Proving TLM Properties with Local Variables




Autor:

Hoang M. Le, Daniel Große, Rolf Drechsler
Workshop:
7th International Workshop on Constraints in Formal Verification (CFV)
Referenz:

San Jose, 2011
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» SystemC Verifikation mittels symbolischer Simulation einer Zwischensprache




Autor:

Hoang M. Le, Daniel Große, Vladimir Herdt, Rolf Drechsler
Workshop:
edaWorkshop
Referenz:

pp. 53-58, Dresden, 2013
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» Revisiting Symbolic Software-implemented Fault Injection




Autor:

Hoang M. Le, Vladimir Herdt, Daniel Große, Rolf Drechsler
Workshop:
2nd International Workshop on Resiliency in Embedded Electronic Systems (REES)
Referenz:

Lausanne, Switzerland, 2017
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» SAT-based ATPG for Reversible Circuits




Autor:

Hongyan Zhang, Robert Wille, Rolf Drechsler
Workshop:
5th International Design & Test Workshop (IDT)
Referenz:

pp. 149-154, Abu Dhabi, 2010
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» Towards analysing feature locations through testing traces with BUT4Reuse




Autor:

Jabier Martinez, Jan Malburg, Tewfik Ziadi, Görschwin Fey
Workshop:
DATE Friday Workshop: Design Automation for Understanding Hardware Designs (DUHDe)
Referenz:

Grenoble, France, 2015
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» Mutation based Feature Localization




Autor:

Jan Malburg, Emmanuelle Encrenaz-Tiphene, Görschwin Fey
Workshop:
DATE Friday Workshop: Design Automation for Understanding Hardware Designs
Referenz:

pp. 55-60, Dresden, Germany, 2014
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» Mutation based Feature Localization




Autor:

Jan Malburg, Emmanuelle Encrenaz-Tiphene, Görschwin Fey
Workshop:
15th International Workshop on Microprocessor Test and Verification
Referenz:

Austin, USA, 2014
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» Automatically Connecting Hardware Blocks via Light-Weight Matching Techniques (Extended Abstract)




Autor:

Jan Malburg, Niklas Krafczyk, Görschwin Fey
Workshop:
DATE Friday Workshop: Design Automation for Understanding Hardware Designs
Referenz:

page 30, Dresden, Germany, 2014
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» Automated Feature Localization for Hardware Designs using Coverage Metrics




Autor:

Jan Malburg, Alexander Finder, Görschwin Fey
Workshop:
15. Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV)
Referenz:

pp. 85-96, Kaiserslautern, Germany, 2012
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» Mining Latency Guarantees for RT-level Designs




Autor:

Jan Malburg, Heinz Riener, Görschwin Fey
Workshop:
4th Workshop on Design Automation for Understanding Hardware Designs (DUHDe)
Referenz:

Lausanne, Switzerland, 2017
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» Generating good properties from a small number of use cases




Autor:

Jan Malburg, Tino Flenker, Görschwin Fey
Workshop:
International Verification and Security Workshop (IVSW'16)
Referenz:

Sant Feliu de Guixols, Catalunya, Spain, 2016
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» Making Waveforms Great Again




Autor:

Jannis Stoppe and Rolf Drechsler
Workshop:
4th Workshop on Design Automation for Understanding Hardware Designs (DUHDe)
Referenz:

Lausanne, Switzerland, 2017
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» Ecore Model Generation from SystemC/C++ Implementations




Autor:

Jannis Stoppe, Rolf Drechsler
Workshop:
DATE Friday Workshop: Design Automation for Understanding Hardware Designs (DUHDe)
Referenz:

Grenoble, France, 2015
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» SystemCDG - AI Based Coverage Driven Stimuli Generation for SystemC




Autor:

Jannis Stoppe, Arved Friedemann, Rolf Drechsler
Workshop:
International Workshop on Logic & Synthesis (IWLS)
Referenz:

Austin, TX, USA, 2016
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» Towards a Multi-dimensional and Dynamic Visualization for ESL Designs




Autor:

Jannis Stoppe, Marc Michael, Mathias Soeken, Robert Wille, Rolf Drechsler
Workshop:
DATE Friday Workshop: Design Automation for Understanding Hardware Designs
Referenz:

Dresden, Germany, 2014
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» Visualizing Microfluidic Biochips Interactively




Autor:

Jannis Stoppe, Oliver Keszöcze, Robert Wille, Rolf Drechsler
Workshop:
Workshop on Design Automation for Understanding Hardware Designs (DUHDE)
Referenz:

Dresden, Germany, 2016
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» Property Checking of Quantum Circuits Using Quantum Multiple-Valued Decision Diagrams




Autor:

Julia Seiter, Mathias Soeken, Robert Wille, Rolf Drechsler
Workshop:
Workshop on Reversible Computation
Referenz:

Kopenhagen, 2012
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» BDD based Synthesis of Symmetric Functions with Full Path-Delay Fault Testability




Autor:

Junhao Shi, Görschwin Fey and Rolf Drechsler
Workshop:
IEEE European Test Workshop (ETW'03)
Referenz:

pp. 109-110, Maastricht, 2003
PDF:

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» Experimental Studies on Test Pattern Generation for BDD Circuits




Autor:

Junhao Shi, Görschwin Fey, Rolf Drechsler
Workshop:
International Workshop on Boolean Problems (IWSBP)
Referenz:

pp. 71-76, Freiberg, 2004
PDF:

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» PASSAT: Efficient SAT-based Test Pattern Generation




Autor:

Junhao Shi, Görschwin Fey, Rolf Drechsler, Andreas Glowatz, Friedrich Hapke, Jürgen Schlöffel
Workshop:
IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems (DDECS)
Referenz:

Sopron, 2005
PS:

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» Random Pattern Testability of Circuits Derived from BDDs




Autor:

Junhao Shi, Göschwin Fey and Rolf Drechsler
Workshop:
4th Workshop on RTL and High Level Testing(WRTLT'03)
Referenz:

p.70-78, Xi'an, 2003
PDF:

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» Cost-efficient Formal Block Verification for ASIC Design




Autor:

K. Winkelmann, J. Trylus, D. Stoffel, Görschwin Fey
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

Bremen, 2003, pages 184-188
PDF:

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» Verilog2GEXF - Dynamic Large Scale Circuit Visualization




Autor:

Kenneth Schmitz, Jannis Stoppe, Rolf Drechsler
Workshop:
4th Workshop on Design Automation for Understanding Hardware Designs (DUHDe)
Referenz:

Lausanne, Switzerland, 2017
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» Towards Dependability-Aware Design of Hardware Systems Using Extended Program State Machines




Autor:

Kim Grüttner, Andreas Herrholz, Ulrich Kühne, Daniel Große, Achim Rettberg, Wolfgang Nebel, Rolf Drechsler
Workshop:
SORT 2011: 2nd IEEE Workshop on Self-Organizing Real-Time Systems
Referenz:

pp. 181-188, Newport Beach, 2011
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» Symbolic Simulation of Algorithms Specified in HDL




Autor:

Klaus-Jürgen Englert, Bernd Becker, Rolf Drechsler
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

Tübingen, 2002, pages 113 - 122
PDF:

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PS:

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» Parametric Verification and Test Coverage for Hybrid Automata Using the Inverse Method




Autor:

Laurent Fribourg, Ulrich Kühne
Workshop:
5th Workshop on Reachability Problems (RP)
Referenz:

Genua, 2011
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» Game-based Synthesis of Distributed Controllers for Sampled Switched Systems




Autor:

Laurent Fribourg, Ulrich Kühne, Nicolas Markey
Workshop:
International Workshop on Synthesis of Complex Parameters
Referenz:

London, 2015
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» Der Einfluss von Zellformen auf das Routing von Digital Microfluidic Biochips




Autor:

Leonard Schneider, Oliver Keszöcze, Jannis Stoppe, Rolf Drechsler
Workshop:
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV)
Referenz:

Bremen, Germany, 2017
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» Low Power Optimization Technique for BDD Mapped Finite State Machines




Autor:

M. Kerttu, P. Lindgren, Rolf Drechsler, M. Thornton
Workshop:
International Workshop on Logic Synthesis (IWLS'2002)
Referenz:

New Orleans, 2002



» Using a Two-Dimensional Fault List for Compact Automatic Test Pattern Generation




Autor:

Marc Messing, Andreas Glowatz, Friedrich Hapke, Rolf Drechsler
Workshop:
10th IEEE Latin-American TestWorkshop (LATW)
Referenz:

Búzios, Rio de Janeiro, 2009
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» Design Understanding by Feature Localization on ESL




Autor:

Marc Michael, Daniel Große, Rolf Drechsler
Workshop:
9. GMM/ITG/GI-Workshop Cyber-Physical Systems – Enabling Multi-Nature Systems (CPMNS)
Referenz:

pp. 19-24, Dresden, 2012
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» Change Management for Hardware Designers




Autor:

Martin Ring, Jannis Stoppe, Christoph Lüth, Rolf Drechsler
Workshop:
Workshop on Design Automation for Understanding Hardware Designs (DUHDE)
Referenz:

Dresden, Germany, 2016
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» Verification of Embedded Systems Using Modeling and Implementation Languages




Autor:

Mathias Soeken, Heinz Riener, Robert Wille, Görschwin Fey, Rolf Drechsler
Workshop:
International Workshop on Metamodelling and Code Generation for Embedded Systems (MeCoEs'12)
Referenz:

pp. 67-72, Tampere, Finland, 2012
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» Formale Methoden für Alle




Autor:

Mathias Soeken, Max Nitze, Rolf Drechsler
Workshop:
17. ITG/GMM/GI-Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV'14)
Referenz:

Böblingen, Germany, 2014
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» Self-Inverse Functions and Palindromic Circuits




Autor:

Mathias Soeken, Michael Kirkedal Thomsen, Gerhard W. Dueck, D. Michael Miller
Workshop:
Reed-Muller Workshop
Referenz:

Waterloo, Canada, 2015, pre-print available at arXiv:1502.05825
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» A framework for reversible circuit complexity




Autor:

Mathias Soeken, Nabila Abdessaied, Rolf Drechsler
Workshop:
10th International Workshop on Boolean Problems
Referenz:

Freiberg, Germany, 2014, post-print available at arXiv:1407.5878
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» Synthesis of Reversible Circuits with Minimal Lines for Large Functions




Autor:

Mathias Soeken, Robert Wille, Christoph Hilken, Nils Przigoda, Rolf Drechsler
Workshop:
Workshop on Reversible Computation
Referenz:

pp. 59-70, Gent, 2011
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» Generierung von OCL-Ausdrücken aus natürlichsprachlichen Beschreibungen




Autor:

Mathias Soeken, Robert Wille, Eugen Kuksa, Rolf Drechsler
Workshop:
16. ITG/GMM/GI-Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen"
Referenz:

Rostock, 2013
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» Towards Embedding of Large Functions for Reversible Logic




Autor:

Mathias Soeken, Robert Wille, Laura Tague, D. Michael Miller, Rolf Drechsler
Workshop:
International Workshop on Boolean Problems
Referenz:

Freiberg, 2012
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» Verifying UML/OCL Models Using Boolean Satisfiability




Autor:

Mathias Soeken, Robert Wille, Mirco Kuhlmann, Martin Gogolla, Rolf Drechsler
Workshop:
13. ITG/GMM/GI-Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen"
Referenz:

pp 57-66, Dresden, 2010
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» Hierarchical Synthesis of Reversible Circuits Using Positive and Negative Davio Decomposition




Autor:

Mathias Soeken, Robert Wille, Rolf Drechsler
Workshop:
5th International Design & Test Workshop (IDT)
Referenz:

pp. 143-148, Abu Dhabi, 2010
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» Hierarchical Synthesis of Reversible Circuits Using Positive and Negative Davio Decomposition




Autor:

Mathias Soeken, Robert Wille, Rolf Drechsler
Workshop:
Workshop on Reversible Computation
Referenz:

pp. 55-58, Bremen, 2010
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» Towards Automatic Determination of Problem Bounds for Object Instantiation in Static Model Verification




Autor:

Mathias Soeken, Robert Wille, Rolf Drechsler
Workshop:
Model-Driven Engineering, Verification, And Validation (MoDeVVa)
Referenz:

Wellington, 2011
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» Using πDDs in the Design for Reversible Circuits




Autor:

Mathias Soeken, Robert Wille, Shin-Ichi Minato, Rolf Drechsler
Workshop:
Workshop on Reversible Computation
Referenz:

Kopenhagen, 2012
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» Customized Design Flows for Reversible Circuits Using RevKit




Autor:

Mathias Soeken, Stefan Frehse, Robert Wille, Rolf Drechsler
Workshop:
Workshop on Reversible Computation
Referenz:

pp. 91-96, Gent, 2011
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» RevKit: A Toolkit for Reversible Circuit Design




Autor:

Mathias Soeken, Stefan Frehse, Robert Wille, Rolf Drechsler
Workshop:
Workshop on Reversible Computation
Referenz:

pp. 69-72, Bremen, 2010
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» Towards Automatic Property Generation for the Formal Verification of Bus Bridges




Autor:

Mathias Soeken, Ulrich Kühne, Martin Freibothe, Görschwin Fey, Rolf Drechsler
Workshop:
14. ITG/GMM/GI-Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen"
Referenz:

Oldenburg, 2011
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» Automated Debugging from Pre-Silicon to Post-Silicon




Autor:

Mehdi Dehbashi, Görschwin Fey
Workshop:
24. GI/GMM/ITG Workshop für Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)
Referenz:

Cottbus, Germany, 2012
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» Debug Automatisierung für logische Schaltungen unter Zeitvariation mittels Waveforms




Autor:

Mehdi Dehbashi, Görschwin Fey
Workshop:
26. GI/GMM/ITG Workshop für Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)
Referenz:

Bad Staffelstein, Germany, 2014
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» Towards Debug Automation for Timing Bugs at RTL




Autor:

Mehdi Dehbashi, Görschwin Fey
Workshop:
25. GI/GMM/ITG Workshop für Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)
Referenz:

Dresden, Germany, 2013
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» Functional Analysis of Circuits Under Timing Variations




Autor:

Mehdi Dehbashi, Görschwin Fey, Kaushik Roy, Anand Raghunathan
Workshop:
edaWorkshop
Referenz:

Hannover, Germany, 2012
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» Behavior Driven Development for Circuit Design and Verification




Autor:

Melanie Diepenbeck, Mathias Soeken, Daniel Große, Rolf Drechsler
Workshop:
IEEE International Workshop on High-Level Design Validation and Test (HLDVT)
Referenz:

pp. 9-16, Huntington Beach, USA, 2012
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» Towards Automatic Scenario Generation from Coverage Information




Autor:

Melanie Diepenbeck, Mathias Soeken, Daniel Große, Rolf Drechsler
Workshop:
8th International Workshop on Automation of Software Test (AST)
Referenz:

pp. 82-88, San Francisco, 2013
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» Debugging Sequential Circuits Using Boolean Satisfiability




Autor:

Moayad Ali, Andreas Veneris, Sean Safarpour, Magdy Abadir, Rolf Drechsler, Alexander Smith
Workshop:
5th International Workshop on Microprocessor Test and Verification (MTV'04)
Referenz:

Austin, 2004



» Protocol Compliance Checking of SystemC TLM Models




Autor:

Mohamed Bawadekji, Daniel Große, Rolf Drechsler
Workshop:
8. GMM/ITG/GI-Workshop Cyber-Physical Systems – Enabling Multi-Nature Systems (CPMNS)
Referenz:

pp. 27-32, Bremen, 2011
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» False Noise Analysis Using Branch & Bound and SAT




Autor:

Murthy Palla, Jens Bargfrede, Klaus Koch, Walter Anheier, Rolf Drechsler
Workshop:
ACM/IEEE International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU 2008)
Referenz:

Monterey, 2008
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» Disjoint Sum of Product Minimization by Evolutionary Algorithms




Autor:

Nicole Drechsler, Mario Hilgemeier, Görschwin Fey, Rolf Drechsler
Workshop:
1st European Workshop on Hardware Optimisation Techniques (EvoHOT)
Referenz:

Applications of Evolutionary Computing: EvoWorkshops 2004, LNCS 3005, p. 198-207, Coimbra, 2004
PDF:

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» Equivalence Checking on System Level using Stepwise Induction




Autor:

Niels Thole, Görschwin Fey
Workshop:
17. ITG/GMM/GI-Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV'14)
Referenz:

Böblingen, Germany, 2014
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» Analyzing an SET at Gate Level using a Conservative Approach




Autor:

Niels Thole, Görschwin Fey, Alberto Garcia-Ortiz
Workshop:
GI/GMM/ITG-Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)
Referenz:

Bad Urach, 2015
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» A Hybrid Algorithm to Conservatively Check the Robustness of Circuits




Autor:

Niels Thole, Lorena Anghel, Görschwin Fey
Workshop:
28. GI/GMM/ITG Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)
Referenz:

Siegen, Germany, 2016
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» Integrating an SMT-based Model Finder into USE




Autor:

Nils Przigoda, Frank Hilken, Judith Peters, Robert Wille, Martin Gogolla, Rolf Drechsler
Workshop:
Workshop on Model-Driven Engineering, Verification, and Validation (MoDeVVa)
Referenz:

Saint-Malo, France, 2016
Hyperlink:

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» Towards an Automatic Approach for Restricting UML/OCL Invariability Clauses




Autor:

Nils Przigoda, Judith Peters, Mathias Soeken, Robert Wille, Rolf Drechsler
Workshop:
Workshop on Model-Driven Engineering, Verification, and Validation (MoDeVVa)
Referenz:

Ottawa, Canada, 2015
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» Verbesserung der Fehlersuche in inkonsistenten formalen Modellen




Autor:

Nils Przigoda, Robert Wille, Rolf Drechsler
Workshop:
18. ITG/GMM/GI-Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV'15)
Referenz:

Chemnitz, Germany, 2015
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» A Human-Centered Approach to Routing for Digital Microfluidic Biochips




Autor:

Oliver Keszöcze, Andre Pols and Rolf Drechsler
Workshop:
4th Workshop on Design Automation for Understanding Hardware Designs (DUHDe)
Referenz:

Lausanne, Switzerland, 2017
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» lips: An IDE for Model Driven Engineering Based on Natural Language Processing




Autor:

Oliver Keszöcze, Mathias Soeken, Eugen Kuksa, Rolf Drechsler
Workshop:
Workshop on Natural Language Analysis in Software Engineering (NaturaLiSE)
Referenz:

pp. 31—38, San Francisco, 2013
Hyperlink:

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PDF:

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» On the computational complexity of error metrics in approximate computing




Autor:

Oliver Keszöcze, Mathias Soeken, Rolf Drechsler
Workshop:
International Workshop on Boolean Problems
Referenz:

Freiberg, Germany, 2016
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» Extraktion von Frame Conditions aus Operation Contracts




Autor:

Philipp Niemann, Frank Hilken, Martin Gogolla, Robert Wille
Workshop:
Software Engineering (SE)
Referenz:

Vienna, Austria, 2016
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» VisSAT: Visualization of SAT Solver Internals




Autor:

Robert Wille, Andre Sülflow, Christian Genz, Rolf Drechsler
Workshop:
University Booth at Design, Automation and Test in Europe (DATE10)
Referenz:

Dresden, 2010
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» Equivalence Checking of Reversible Circuits




Autor:

Robert Wille, Daniel Große, D. Michael Miller, Rolf Drechsler
Workshop:
12. ITG/GMM/GI-Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen"
Referenz:

2009
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» Reversible Logic Synthesis with Output Permutation




Autor:

Robert Wille, Daniel Große, Gerhard W. Dueck, Rolf Drechsler
Workshop:
International Workshop on Boolean Problems
Referenz:

Freiberg, 2008
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» Building Free Binary Decision Diagrams Using SAT Solvers




Autor:

Robert Wille, Görschwin Fey, Rolf Drechsler
Workshop:
8th Workshop on Applications of the Reed-Muller Expansion in Circuit Design and Representations and Methodology of Future Computing Technology (RM2007)
Referenz:

Oslo, 2007
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» Designing a RISC CPU in Reversible Logic




Autor:

Robert Wille, Mathias Soeken, Daniel Große, Eleonora Schönborn, Rolf Drechsler
Workshop:
14. ITG/GMM/GI-Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen"
Referenz:

pp. 249-258, Oldenburg, 2011
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» Synthesis of Reversible Functions Beyond Gate Count and Quantum Cost




Autor:

Robert Wille, Mehdi Saeedi, Rolf Drechsler
Workshop:
International Workshop on Logic Synthesis (IWLS)
Referenz:

Berkeley, 2009
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» Effect of BDD Optimization on Synthesis of Reversible and Quantum Logic




Autor:

Robert Wille, Rolf Drechsler
Workshop:
Reversible Computation
Referenz:

York, 2009
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» Synthesizing Reversible Logic: An Overview




Autor:

Robert Wille, Rolf Drechsler
Workshop:
Reed-Muller Workshop
Referenz:

Naha, Okinawa, 2009
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» SyReC: A Programming Language for Synthesis of Reversible Circuits




Autor:

Robert Wille, Sebastian Offermann, Rolf Drechsler
Workshop:
International Workshop on Logic Synthesis (IWLS)
Referenz:

Irvine, 2010
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» SyReC: A Programming Language for Synthesis of Reversible Circuits




Autor:

Robert Wille, Sebastian Offermann, Rolf Drechsler
Workshop:
13. ITG/GMM/GI-Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen"
Referenz:

Dresden, 2010
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» Complete BDDs for Fast and Efficient Equivalence Checking, In Workshop on Computational Intelligence and Information Technologies




Autor:

Rolf Drechsler
Workshop:
XXXVII International Scientific Conference on Information Communication and Energy Systems and Technologies (ICEST 2002)
Referenz:

Nis, 2002, pages 741-744



» Effiziente Erfüllbarkeitsalgorithmen für die Generierung von Testmustern




Autor:

Rolf Drechsler
Workshop:
Treffen der ASIM/GI-Fachgruppen "Simulation technischer Systeme" und "Grundlagen und Methoden in Modellbildung und Simulation"
Referenz:

Bremen, 2007
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» MuTaTe: An Efficient Design for Testability Technique for Multiplexor based Circuits




Autor:

Rolf Drechsler
Workshop:
15th ITG/GMM/GI Workshop Test methods and Reliability of Circuits and Systems
Referenz:

Timmendorfer Strand, 2003
PS:

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» Synthesizing Checkers for On-line Verification of System-on-Chip Designs




Autor:

Rolf Drechsler
Workshop:
GI/GMM/ITG Fachtagung Entwurf Integrierter Schaltungen (11. E.I.S.-Workshop)
Referenz:

Erlangen, 2003, page 69



» Towards Formal Verification on the System Level




Autor:

Rolf Drechsler
Workshop:
15th IEEE International Workshop on Rapid System Prototyping
Referenz:

Invited Talk, pp. 2-5, Geneva, 2004
PDF:

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» Using Synthesis Techniques in SAT Solvers




Autor:

Rolf Drechsler
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

pp. 165-173, Kaiserslautern, 2004
PDF:

[hier ansehen]



» Improving ESOP-based Synthesis of Reversible Logic Using Evolutionary Algorithms




Autor:

Rolf Drechsler, Alexander Finder, Robert Wille
Workshop:
6th European Workshop on Hardware Optimization Techniques (EvoHOT)
Referenz:

Applications of Evolutionary Computation, LNCS 6625, pp. 151-161, Turin, 2011
Hyperlink:

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PDF:

[hier ansehen]



» Design Understanding by Automatic Property Generation




Autor:

Rolf Drechsler, Görschwin Fey
Workshop:
12th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI'2004)
Referenz:

pp.274-281, Kanazawa, 2004
PDF:

[hier ansehen]



» SyCE: An Integrated Environment for System Design in SystemC




Autor:

Rolf Drechsler, Görschwin Fey, Christian Genz, Daniel Große
Workshop:
16th IEEE International Workshop on Rapid System Prototyping (RSP)
Referenz:

pp. 258-260, Montreal, 2005
PDF:

[hier ansehen]



» Effiziente Erfüllbarkeitsalgorithmen für die Generierung von Testmustern




Autor:

Rolf Drechsler, Görschwin Fey, Jürgen Schlöffel
Workshop:
edaWorkshop 2007
Referenz:

Hannover, 2007
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» Law-based Verification for Complex Swarm Systems




Autor:

Rolf Drechsler, Hoang M. Le, Mathias Soeken, Robert Wille
Workshop:
International Workshop on the Swarm at the Edge of the Cloud
Referenz:

Montreal, Canada
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» Implementation and Visualization of a BDD Package in JAVA




Autor:

Rolf Drechsler, Jochen Römmler
Workshop:
GI/ITG/GMM-Workshop 2002, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

Tübingen, 2002, pages 219 - 228
PDF:

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PS:

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» Coverage at the Formal Specification Level




Autor:

Rolf Drechsler, Julia Seiter, Mathias Soeken
Workshop:
International Workshop on Design and Implementation of Formal Tools and Systems (DIFTS)
Referenz:

Lausanne, Switzerland, 2014
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» Low Power Optimization Techniques for BDD Mapped Circuits Using Temporal Correlation




Autor:

Rolf Drechsler, M. Kerttu, P. Lindgren, M. Thornton
Workshop:
International Workshop on System-on-Chip for Real-Time Applications 2002
Referenz:

Banff, 2002



» GAME-HDL: Implementation of Evolutionary Algorithms using Hardware Description Languages




Autor:

Rolf Drechsler, Nicole Drechsler
Workshop:
5th European Workshop on Evolutionary Computation in Image Analysis and Signal Processing (EvoIASP2003)
Referenz:

LNCS 2611, pp. 378-387, Colchester, 2003
PDF:

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» Gatecomp: Equivalence Checking of Digital Circuits in an Industrial Environment




Autor:

Rolf Drechsler, Stefan Höreth
Workshop:
International Workshop on Boolean Problems
Referenz:

Freiberg, 2002, pages 195-200
PDF:

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» Efficient (Non-)Reachability Analysis of Counterexamples




Autor:

Rolf Drechsler, Wolfgang Günther, Burkhard Stubert
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

pp. 250-259, Kaiserslautern, 2004
PDF:

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» A Tight Lower Bound for Dynamic BDD Minimization




Autor:

Rüdiger Ebendt, Rolf Drechsler
Workshop:
GI/ITG/GMM-Workshop, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen
Referenz:

pp. 233-242, Kaiserslautern, 2004
PS:

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» On the Exact Minimization of Path-Related Objective Functions for BDDs




Autor:

Rüdiger Ebendt, Rolf Drechsler
Workshop:
International Workshop on Logic and Synthesis (IWLS'05)
Referenz:

pp. 333-400, Lake Arrowhead, California, 2005
PDF:

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» Exakte BDD Minimierung mit Fehlerschranke für den Einsatz im Approximate Computing




Autor:

Saman Fröhlich, Daniel Große, Rolf Drechsler
Workshop:
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV)
Referenz:

Bremen, Germany, 2017
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» Leichtgewichtige Datenkompressions-Architektur für IEEE 1149.1-kompatible Testschnittstellen




Autor:

Sebastian Huhn, Stephan Eggersglüß and Rolf Drechsler
Workshop:
28. GI/GMM/ITG Workshop für Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)
Referenz:

Siegen, Germany, 2016
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» Efficient Design-Flow for Counting Heads




Autor:

Sebastian Kinder und Rolf Drechsler
Workshop:
8. Bieleschweig Workshop „Systems Engineering”: Modellbasierte Entwicklung & Human-Centered Engineering
Referenz:

Braunschweig 2006
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» Bounded Model Checking of Tram Control Systems




Autor:

Sebastian Kinder, Daniel Große, Jan Peleska, Rolf Drechsler
Workshop:
TRain Workshop @ SEFM2005
Referenz:

Koblenz, 2005



» Estimating the Quality of AND-EXOR Optimization Results




Autor:

Sebastian Kinder, Görschwin Fey and Rolf Drechsler
Workshop:
8th Workshop on Applications of the Reed-Muller Expansion in Circuit Design and Representations and Methodology of Future Computing Technology (RM2007)
Referenz:

Oslo, 2007
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» Bounded Model Checking mit SystemC




Autor:

Sebastian Kinder, Rolf Drechsler, Jan Peleska
Workshop:
Bieleschweig 6 - Workshop "Systems Engineering"
Referenz:

Braunschweig, 2005



» Fehlereffektsimulation mittels virtueller Prototypen




Autor:

Sebastian Reiter, Markus Becker, Oliver Bringmann, Andreas Burger, Moomen Chaari, Rolf Drechsler, Wolfgang Ecker, Thomas Kruse, Christoph Kuznik, Jo Laufenberg, Hoang M. Le, Petra Maier, Daniel Müller-Gritschneder, Hendrik Post, Jan-Hendrik Oetjens, Wolfgang Rosenstiel, Andreas von Schwerin, Bogdan-Andrei Tabacaru, Alexander Viehl
Workshop:
GI/GMM/ITG-Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)
Referenz:

Bad Urach, 2015
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» A Better-Than-Worst-Case Robustness Measure




Autor:

Stefan Frehse, Görschwin Fey, Rolf Drechsler
Workshop:
22. Workshop für Testmethoden und Zuverlässigkeit von Schaltungen und Systemen - TuZ 2010
Referenz:

Paderborn, 2010
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» RobuCheck: A Robustness Checker for Digital Circuits




Autor:

Stefan Frehse, Görschwin Fey, Andre Sülflow and Rolf Drechsler
Workshop:
The First International Workshop on Dynamic Aspects in Dependability Models for Fault-Tolerant Systems (DYADEM-FTS)
Referenz:

Valencia, 2010
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» Robustness Check for Multiple Faults using Formal Techniques




Autor:

Stefan Frehse, Görschwin Fey, André Sülflow, Rolf Drechsler
Workshop:
Constraints in Formal Verification (CFV)
Referenz:

Grenoble, France, 2009
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» Eliminierung von energieunsicheren Tests in kompakten Testmengen




Autor:

Stephan Eggersglüß
Workshop:
28. GI/GMM/ITG Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)
Referenz:

Siegen, Germany, 2016
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» Robust Tests for Transition Faults with Long Propagation Paths Using Boolean Satisfiability




Autor:

Stephan Eggersglüß, Daniel Tille, Rolf Drechsler
Workshop:
IEEE European Test Symposium (ETS), Informal Digest of Papers
Referenz:

Lago Maggiore, 2008
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» A Two-Stage SAT-based ATPG Approach with Reduced Switching Activity




Autor:

Stephan Eggersglüß, Daniel Tille, Rolf Drechsler
Workshop:
Second International Workshop on the Impact of Low-Power Design on Test and Reliability (LPonTR) 2009
Referenz:

Sevilla, Spain, 2009
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» SAT-based ATPG for Path Delay Fault in Industrial Circuits




Autor:

Stephan Eggersglüß, Görschwin Fey, Rolf Drechsler, Andreas Glowatz, Friedrich Hapke, Juergen Schloeffel
Workshop:
IEEE European Test Symposium (ETS), Informal Digest of Papers
Referenz:

Freiburg, 2007
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» Hohe Testmengenkompaktierung durch formale Optimierungstechniken




Autor:

Stephan Eggersglüß, Kenneth Schmitz, Rene Krenz-Baath, Rolf Drechsler
Workshop:
Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)
Referenz:

Bad Staffelstein, 2014
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» Using Optimization Techniques to Increase Test Compaction




Autor:

Stephan Eggersglüß, Kenneth Schmitz, Rene Krenz-Baath, Rolf Drechsler
Workshop:
IEEE 14th Workshop on RTL and High Level Testing (WRTLT'13)
Referenz:

Yilan, Taiwan, 2013
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» Towards Increasing Test Compaction Abilities of SAT-based ATPG through Fault Detection Constraints




Autor:

Stephan Eggersglüß, Melanie Diepenbeck, Robert Wille, Rolf Drechsler
Workshop:
IEEE 13th Workshop on RTL and High Level Testing (WRTLT'12)
Referenz:

Niigata, Japan, 2012
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» As-Robust-As-Possible Test Generation in the Presence of Small Delay Defects using Pseudo-Boolean Optimization




Autor:

Stephan Eggersglüß, Rolf Drechsler
Workshop:
23. GI/GMM/ITG Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen - TuZ 2011
Referenz:

Passau, 2011
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» Formal Analysis Techniques: A Basis for High-Quality Designs




Autor:

Stephan Eggersglüß, Rolf Drechsler
Workshop:
IEEE International Workshop on Processor Verification, Test and Debug
Referenz:

Invited Talk, Trondheim, 2011
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» On Timing-Aware ATPG using Pseudo-Boolean Optimization




Autor:

Stephan Eggersglüß, Rolf Drechsler
Workshop:
IEEE European Test Symposium (ETS), Informal Digest of Papers
Referenz:

Trondheim, 2011
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» Compilation of Methodologies to Speed up the Verification Process at System Level




Autor:

Stephan Radke, Steffen Rülke, Marcio F. S. Oliveira, Christoph Kuznik, Wolfgang Müller, Wolfgang Ecker, Volkan Esen, Simon Hufnagel, Nico Bannow, Helmut Brazdrum, Peter Janssen, Hoang M. Le, Daniel Große, Rolf Drechsler, Erhard Fehlauer, Gernot Koch, Andreas Burger, Oliver Bringmann, Wolfgang Rosenstiel, Finn Haedicke, Ralph Görgen, Jan-Hendrik Oetjens
Workshop:
edaWorkshop
Referenz:

pp. 57-62, Hannover, 2012
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» Tangicons - Programmieren im Kindergarten




Autor:

Thomas Winkler, Florian Scharf, Judith Peters, Michael Herczeg
Workshop:
Tagung Mensch & Computer
Referenz:

pp. 23-24, Chemnitz, 2011
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» Matching Abstract and Concrete Hardware Models for Design Understanding




Autor:

Tino Flenker, Görschwin Fey
Workshop:
DATE Friday Workshop: Design Automation for Understanding Hardware Designs (DUHDE)
Referenz:

Dresden, Germany, 2016
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» Erzeugung diagnostischer Testmuster unter komplexen Constraints




Autor:

Tobias Koal, Stephan Eggersglüß, Mario Schölzel
Workshop:
GI/GMM/ITG-Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ)
Referenz:

Bad Urach, 2015
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» On the Necessity of Combining Coding with Spacing and Shielding for Improving Performance and Power in Very Deep Sub-Micron Interconnects.




Autor:

Tudor Murgan, Petru Bacinschi, Sujan Pandey, Alberto García Ortiz, Manfred Glesner
Workshop:
In Intl. Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS), Sept. 2007.
Referenz:

pp. 242-254, Göteborg, Sweden
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» Complete Formal Verification of Multi Core Embedded Systems using Bounded Model Checking




Autor:

Ulrich Kühne, Daniel Große, Rolf Drechsler
Workshop:
Fifth IEEE Dallas Circuits and Systems Workshop
Referenz:

pp. 147-150, Dallas, 2006
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» Property Analysis and Design Understanding in a Quality-Driven Bounded Model Checking Flow




Autor:

Ulrich Kühne, Daniel Große, Rolf Drechsler
Workshop:
9th International Workshop on Microprocessor Test and Verification (MTV)
Referenz:

pp. 88-93, Austin, Texas, 2008
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» Finding Compact BDDs Using Genetic Programming




Autor:

Ulrich Kühne, Nicole Drechsler
Workshop:
3rd European Workshop on Evolutionary Computation in Hardware Optimisation (EvoHOT)
Referenz:

LNCS 3907, pp. 308-319, Budapest, 2006
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